Komponens alapú hardververifikáció SystemC nyelven

Tanszéki konzulens: 
A doktorandusz fényképe
doktorandusz
Szoba: IE 335

A kiírás adatai

A téma státusza: 
Aktív (aktuális, lehet rá jelentkezni)
Kiírás éve: 
2013
A kiírás jellege: 
szorgalmi feladat, önálló labor, szakdolgozat/diplomaterv

És akkor egy kicsit bővebben is:

A hardver-szoftver együttes verifikációjának - szerintem - az egyik nagy akadálya, hogy egy projekt megvalósításakor az egyes csoportok (hardveresek és szoftveresek) különböző tempóban haladnak, az egyes részegységek elkészültségi állapota nagyon eltérő lehet, előfordulhat, hogy a hardveres csoport már befejezte egy adott periféria elkészítését Verilog szintig, és szívesen verifikálná "éles" környezetben, miközben egy másik modul még csak részlegesen készült el (például van egy durva specifikáció alapján készített C nyelvű perifériaszimulátor).

Az álmom egy olyan szimulációs/verifikációs környezet létrehozása, ahol a processzoros rendszer egyes komponensei (CPU, és perifériák) különböző elkészültségi szinteken (durva TLM szint, RTL szint, kész hardver), akár különböző nyelveken (SystemC, SystemVerilog, VHDL, Verilog) szimulálhatóak legyenek.

Ekkor a fejlesztő kiválaszthatja, hogy az összeállított processzoros rendszer adott komponensének milyen verzióját (és milyen absztrakciós szintű megvalósítását) tesztelné.

Nyilvánvaló, hogy ez épkézláb módon csak akkor működhet, ha az egyes szintek/rétegek közé valamilyen "ragasztó" logikát teszünk, ami a határoló absztrakciós szintek között átjárást biztosít. Ennek a megírása nem is olyan triviális, de simán kijön belőle B.Sc.-től M.Sc.-ig az összes önlabod, szakdolgozatod, diplomaterved :-). És még megtanulod a SystemC-t is, ami meg jó dolog.

Ha felkeltette az érdeklődésedet a dolog, keress bátran!

© 2010-2018 BME MIT | Hibajelentés | Használati útmutató