English
Magyar
UVM kompatibilis verifikációs komponens tervezése és megvalósítása SystemVerilog nyelven AXI4-lite protokollhoz (Veriests)
Tanszéki konzulens:
 mesteroktató
Szoba: IE336
Tel.:
+36 1 463-2066 Email: szanto (*) mit * bme * hu |
Külső konzulens:
Sági Péter A kiírás adatai
A téma státusza:
Törölt (nem látszik a listákban)
Kiírás éve:
2021
A kiírás jellege:
önálló labor, szakdolgozat/diplomaterv
A napjainkban tervezett SoC-kben (System on Chip) nagy valószínűséggel használnak AXI interfésszel rendelkező komponenseket. Az AXI protokoll, amely része az ARM Advanced Microcontroller Bus Architecture (AMBA) protokoll családjának, gyors és nagy sávszélességű, multipont kapcsolatot támogató chipen belüli interfész megvalósítást tesz lehetővé. Általában a SoC-n belüli nagymennyiségű adatmozgatást igénylő összeköttetéseknél használják. Az AXI szabványt 2003-ban tették közzé, majd 2010-ben egy újabb verzióját közölték, amelynek része az AXI4-lite protokoll is.
A hallgató feladatai:
- Megismerkedni a SytemVerilog verifikációs nyelvvel
- Megismerkedni egy tipikus UVM verifikációs komponens felépítésével
- Megismerkedni az AXI3, AXI4 és APB4-lite szabványokkal
-
Megtervezni és leimplementálni egy UVM verifikációs komponenst AXI4-lite protokollhoz a következő funkciók figyelembevételével:
- Tartalmaz egy AXI4-lite tranzakciós osztályt, amely magába foglalja egy interfész hozzáférés összes szükséges paraméterét
- Alkalmazható busz vezérlőként és szolgaként is
- Képes tranzakciók generálására és ezeknek a buszra történő hajtására
- Képes a buszon történő események monitorozására, összegyűjtésére és ezek továbbítására
- Szolgaként képes a detektált busz vezérlőtől érkező transzferekre válaszolni (reaktív)
- Tartalmaz egy beépített protokoll ellenőrző komponenst
- Tartalmaz egy beépített funkcionális coverage gyűjtő (lefedettség mérés) komponenst
- Elkészíteni egy „User guide” jellegű dokumentációt a projekt lezárásaként
A témát a Veriest Hungary Kft. hirdette meg; a feladatok elvégzéséhez a cég biztosítja a szükséges fejlesztőeszközöket.
A feladatra egy MSc hallgató jelentkezését várjuk (önálló laboratórium vagy diplomaterv).
Jelentkezési határidő: regisztrációs hét vége.
Kapcsolat: Sági Péter (peters@veriests.com)
https://www.veriests.com/hungary
Submitted by Szántó Péter on 2021. January 22. 10:39 | Last updated: 2023. February 16. 18:12