2020. 03. 20.

Március 23-tól folytatódik az egyetemi oktatás, határozatlan ideig távoktatási formában. Az FPGA tervezői labor két hiényzó mérési alkalmát egyelőre a félév végén tervezzük fizikai valójában lebonyolítani, de ez természetesen változhat az aktuális helyzet függvényében.
Annak érdekében, hogy a további feladatok gördülékenyen menjenek (illetve ha szükséges, akkor más lebonyolítási módon be tudjuk fejezni a félévet), mindenkitől azt kérném, hogy a lehető legnagyobb mértékben készüljön előre! Azaz a következő 4 hét feladatai minden mérési feladathoz egy-egy külön Vivado projektben (mindekinek egyénileg!):

• Az 1. - 5. mérések esetlegesen hiányzó HW és SW részeinek befejezése. Értelemszerűen a ChipScope mérések hardver hiányában ebbe nem értendők bele.
• 6. mérés
  • Az implementációra szánt függvény HLS kódja, megfelelő direktívákkal ellátva.
  • Testbench a szűrő ellenőrzésére különböző gerjesztő jelekkel.
    • Dirac. A szűrő impulzusválaszát kapjuk vissza, debug-ban vagy printf használatával egyszerűen ellenőrizhető.
    • Ugrásjel. A szűrő ugrásválaszát kapjuk vissza. Printf használatával viszonylag egyszerűen ellenőrizhető.
    • Multi-szinusz. A decimáló szűrők validálásához, azaz legalább két komponenst tartalmazzon, egyet az áteresztő, egyet pedig a záró tartoményban. Generáláshoz és a kimenet ellenőrzéséhez legegyszerűbb Matlab vagy Audacity használata.
      • Utóbbi esetében van lehetőség RAW fájl mentésére (ami csak a generált jel mintáit tartalmazza, binárisan). A legegyszerűbb mono fájlt menteni, majd a testbench-ben ugyanazt a mintát adni mindkét bemenetre.
      • Az ellenőrzéshez a testbench-ből célszerű egy ugyancsak mono RAW fájl mentése, amit lehet importálni az Audacity-be. Ezután megnézhető az időbeli hullámforma, illetve a spektrum.
  • IP generálása, ChipScope hozzáadása és a Vivado projekt fordítása.
  • Az 5. mérés SW-ének módosítása: szűrő konfiguráció hozzáadása.
• 7. mérés
  • 1. Vitis projekt: Ethernet teszt SW elkészítése amely egy, a SW által inicializált memória terület tartalmát küldi el UDP csomagokban.
  • 2. Vitis projekt: A végleges SW, amely a DMA által küldött adatokat továbbítja UDP csomagok formájában.

Egéyb tudnivalók:

• Fejlesztői környezet
  • A Vitis 2019.2 letölthető a Xilinx honalpjáról. Telepítésnél az eszközön nagy része (UltraScale, UltraScale+, MPSoC) kikapcsolható, csak a Zynq 7000-re van szükség. Az ingyenes WebPack licensz automatikusan települ, ez a ZedBoard-on levő FPGA-t támogatja.
  • Akinek nincs lehetősége feltelepíteni a Vitis-t, az csináljon a VIK felhőben egy virtuális gépet a Xilinx Vitis 2019.2 template használatával (telepítési segítség). Nem lesz hihetetlenül gyors, de használható.
• Konzultáció, segítség
  • A BME címtárban hozzátok létre a @edu.bme.hu email címeteket, így használni tudjátok majd az Office 365-t.
  • A Microsoft Teams-en belül a tárgynak lesz egy csoportja, ahol fórum jelleggel lehet segítséget kérni/adni, ebben természetesen mi is részt veszünk. (Ha nem jól használható, akkor majd áttérünk levelezési listára.)